뉴스다 최광묵 기자 | IBM과 삼성전자가 15일 수직(vertical) 트랜지스터 아키텍처를 활용한 신규 반도체 디자인(VTFET)을 발표했다.

또한 양사는 이번 신규 반도체 설계를 바탕으로 나노 공정을 뛰어넘는 혁신이 가능하며, 기존 스케일링 된 핀펫(finFET)* 아키텍처 대비 전력 사용량을 최대 85%까지 절감할 수 있다고 밝혔다. 이번 발표는 전 세계적인 반도체 부족 사태로 인해 칩 연구 및 개발에 대한 투자의 중요성은 물론 컴퓨터, 가전제품, 통신 장비, 운송 시스템 및 중요한 인프라에 활용되는 반도체 자체의 중요성이 증가한 가운데 이뤄져 더욱 눈길을 끈다.

이번에 발표된 혁신적인 반도체 기술은 IBM과 삼성전자가 뉴욕 올버니 나노테크 연구단지에서 진행한 공동 연구의 결과로, 이곳에서 연구원들은 논리 회로의 확장과 반도체 성능의 경계를 넓히기 위해 공공 및 민간 부문 파트너와 긴밀히 협력하고 있다.

IBM 올버니 나노테크 연구단지는 이러한 협업 접근 방식을 통해 반도체 연구를 위한 선도적인 에코시스템을 구축하고, 신기술 개발 프로젝트를 끊임없이 진행해 제조 수요를 해결하고 글로벌 칩 산업의 성장을 가속하도록 돕고 있다.

새로운 VTFET 아키텍처가 개발됨에 따라 향후 반도체 산업은 아래와 같은 혁신적인 개선 사항을 계속 제공할 수 있게 됐다.

무케시 카레(Mukesh Khare), IBM 리서치 하이브리드 클라우드 및 시스템 담당 부사장은 '15일 발표한 기술은 기존의 관습에 도전하며, 일상과 비즈니스를 개선하고 환경에 미치는 영향을 줄이는 새로운 혁신을 제공하며 세상을 발전시키는 방법에 대해 재고하는 것을 의미한다'며 '현재 반도체 업계가 여러 부문에서 어려움을 겪고 있는 상황에서도 IBM과 삼성은 반도체 설계 부문에서의 혁신은 물론, 하드 테크를 추구해 나가는 데 함께 노력하고 있다는 것을 보여주고 있다'고 말했다.

반도체 회로 내 집적되는 트랜지스터의 수가 2년마다 두 배씩 증가한다는 무어의 법칙은 현재 빠른 속도로 한계에 직면하고 있다. 간단히 말해서 점점 더 많은 트랜지스터가 한정된 면적에 포함돼야 함에 따라, 물리적인 면적 자체가 부족해지고 있다.

기존의 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐다. IBM과 삼성전자는 새로운 VTFET (Vertical Transport Field Effect Transistors) 기술을 통해 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 하는 데 성공했다.

VTFET 공정은 칩 설계자들이 한정된 면적에 더 많은 트랜지스터를 집적할 수 있게 하며, 무어의 법칙이 가진 한계를 극복하고 성능을 높이는데 많은 장벽을 해결한다. 아울러 트랜지스터의 접점을 개선해 전류 낭비를 줄이는 동시에 더 많은 전류가 흐를 수 있게 지원한다. 전반적으로 새로운 공정 기술은 기존 핀펫(finFET) 공정 칩 대비 2배 높은 성능 또는 전력 사용량을 85% 절감할 수 있다.

최근 IBM은 손톱만 한 크기의 공간에 500억 개의 트랜지스터를 집적할 수 있는 2나노미터(nm) 노드 기반 혁신 기술을 선보인 바 있다. VTFET 기술은 완전히 새로운 차원에 초점을 맞추고 있으며, 무어의 법칙을 지속할 방법을 제시한다.